妙に疲れる

朝帰りして、他のレポートして11時に準備初めて座椅子に座ってたら眠ってたー。
ハードの実験が12時50分からなのに12時42分におきたよ。速攻急いで準備して実験室で実験。
Verilogの実験が終わったからなんかこの実験も皆楽しそう。実際自分の声をA/D変換してにゃらしてD/A変換して視聴だけども
母音のどの音かはわかるけどどーもブザーのような声にしか聞こえない。
んで、ワキャワキャしながら実験終わってVerilogの続き。

まだ他の班は実験してたけど邪魔にならないところでしこしことTgifで状態遷移図を。
んで、一旦見直して修正かけて、TAさんにメールして提出するために研究棟の前で待機。
来たので研究室に行ってレポート見てもらって、わからないところ聞いたら、
4時間悩んでいたところが解決。ってか記述間違えてたA50って書く所をA10って書いてるからおつりの50円が出力されないわな。
あと、Stateがわかんないからもう一度simvisionで確認して修正だなー。
とりあえず、ある程度はかけるようになったー。ってか、状態遷移が4つで済むっていうのはずるいなー。
ってか、講義中にもヒントは出てたからそれに気がつけばよかったー。

サークルの歴代の先輩がTAさんと同じ研究室だし、M1の先輩がTAさんと同級生なので少しだけ話しやすかったです。
何回か突っ込まれたけど気にしない。

とまぁ、明日提出の計算機とペトリネットをしないと。授業中にやりたかったんだけどなー。先生にパシリに二回も行かされたからなー。